Техническая причина
Есть такой язык Verilog HDL, для описания цифровой аппаратуры. На нём-то так просто описываются не только цифровые модули, но и человеческие отношения...Вот пример описания ночи. 
module two_together(STRAST',ja);
input STRAST';
input ja;
wire END;
reg she;
assign END = ~dress_on_girl & ~trouses_on_me & ~pants & (bed | bathroom) & (orgasm_count==4'h4);
forever@(posedge STRAST')
while (~END)
begin
she<=ja;
end
endmodule
И всё... Прочие мелкие переменные не заслуживают упоминания...
module two_together(STRAST',ja);
input STRAST';
input ja;
wire END;
reg she;
assign END = ~dress_on_girl & ~trouses_on_me & ~pants & (bed | bathroom) & (orgasm_count==4'h4);
forever@(posedge STRAST')
while (~END)
begin
she<=ja;
end
endmodule
И всё... Прочие мелкие переменные не заслуживают упоминания...
-
-
06.11.2002 в 11:41